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时间 |
课程大纲 |
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第一天 |
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学习目标 |
掌握Verilog HDL，掌握基本数字电路的语言描述与验证方法。 |
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9:00
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12:00 |
1.ARM Soc设计流程
RTL设计
RTL 验证
后端合成
门级仿真
Layout与流片 |
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13:00
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17:00 |
2.RTL设计初步—基于Verilog
2.1 模块的结构、数据类型、变量和基本运算符号
2.2 运算符、赋值语句和结构说明语句
2.3 条件语句、循环语句、块语句与生成语句 |
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第二天 |
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学习目标 |
本日学习，主要以实验为主，通过实验，使学员掌握芯片前端设计的基本方法。 |
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9:00
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12:00 |
1. ModelSim仿真环境的建立
2. Test Bench的建立 |
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13:00
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17:00 |
1. UART IP的设计与验证
2. SMC Interface IP设计与验证 |
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第三天 |
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学习目标 |
帮助学员了解FPGA系统设计的基础知识，掌握FPGA系统设计的方法、流程及手段，学会操作FPGA开发软件来完成FPGA的设计和开发。 |
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9:00
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12:00 |
1. FPGA整体介绍，工作原理
2. FPGA的选型
3. FPGA的设计流程及设计方法 |
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13:00
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17:00 |
1. FPGA开发工具的安装
2. FPGA的工程建立 |
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第四天 |
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9:00
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12:00 |
1. 基于FPGA IP调试
虚拟逻辑分析仪的使用
数字逻辑分析仪的使用 |
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13:00
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17:00 |
2. ModelSim 与FPGA联合调试 |
